fpga 规划流程 (fpga规划规范)

协助比较一下FPGA规划流程和IC规划流程
其实两者不同仍是很大的，FPGA相对IC简略许多。
FPGA开发一般流程是：LOGIC-调试-归纳-管脚分配，时序束缚等-生成BIT文件-下载。
IC一般流程是：CODE-前仿真验证-归纳-归纳后仿真-地图-后仿真-流片。
应该说FPGA开发流程相对比较含糊，许多CODE问题能够下载完成后在线调试，而IC则相对较严厉许多，要在流片前消除一切问题，所以IC的验证就十分严厉，而FPGA则相对没那么严厉。
fdga工程规划流程主要包含哪些方面
FPGA 的规划开发流程主要包含四个进程：规划输入（Design Entry） 、仿真（Simulation） 、归纳（Synthesis）及布局布线（Place & Route） 。
1.规划输入（Design Entry）
Summit 公司的 VisualHDL、Mentor 公司的 Renoir、Aldec 公司的 ActiveHDL。均支撑图文 混合的层次化规划。三者都供给 PC 版别，VisualHDL 还有工作站版别。 图形输入包含状态图、真值表、流程图、方框图等。其间流程图输入办法是 Renoir 独 有的。文本输入包含 VHDL 和 Verilog，上述东西都并且一起支撑两种言语。 Renoir 支撑 HDL2GRAPH，即从 VHDL/Verilog 言语模块转换到图形。 这一特性有助于剖析 已有 HDL 的言语结构。 ActiveHDL 供给 HDL 语法高亮显现、主动发生文本结构、主动格式化文本等十分有利的 文本编辑阅读特性。Renoir 和 VisualHDL 甚至不供给最基本的 HDL 语法高亮显现。
2. 仿真（Simulation）
仿真包含功用仿真和时序仿真。其间，功用仿真在布局布线之前；时序仿真在布局布 线之后。仿真东西有 Mentor 公司的 Modelsim 和 Aldec 公司的 ActiveHDL，二者一起支撑VH DL 和 Verilog 的仿真。Cadence 公司也供给仿真东西，好像对 Verilog 的支撑更强，没有评 估过。Modelsim 一起供给 PC 和工作站版别，ActiveHDL 只要 PC 版别。 其间 Modelsim 是工业界使用最广的仿真东西，已经成为事实上的规范。界面简练，仿 真速度快，功用强大而安稳。 ActiveHDL 供给图示化仿真鼓励输入，并且有 testbench 的主动生成模板，这些特性都 是独有的。并且言语的在线协助体系十分好。
3. 归纳（Synthesis）
归纳东西完成从 HDL 言语到 FPGA 或 ASIC 网表的生成。现在有 Synopsys 公司的 FPGA Comp iler II、Mentor 公司的 Examplar 和 Synplify 公司的 Synplicity。三者都有 PC 和工作站版 本。 其间 FPGA Compiler II 是使用最广的，只支撑 FPGA 的归纳。Synopsys 公司别的有 ASIC 的归纳东西。 Examplar 一起支撑 FPGA 和 ASIC。 归纳东西完成从 HDL 言语到 FPGA 或 ASIC 网表的生成。现在有 Synopsys 公司的 FPGA Comp iler II、Mentor 公司的 Examplar 和 Synplify 公司的 Synplicity。三者都有 PC 和工作站版 本。 其间 FPGA Compiler II 是使用最广的，只支撑 FPGA 的归纳。Synopsys 公司别的有 ASIC 的归纳东西。 Examplar 一起支撑 FPGA 和 ASIC。 Synplicity 界面简练，听说归纳速度比其他二者更快。
4. 布局布线（Place & Route）
布局布线选用 FPGA 厂商供给的东西。Xilinx 有 Foundation Series 和 Alliance Series 两个系列，别离支撑几十门级以下和以上的 FPGA。Altera 的两个系列是 MaxPlusII 和 Qua rtus。

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