CL（CAS Latency）：为CAS的延迟时间，这是纵向地址脉冲的反应时间，也是在一定频率下衡量支持不同规范的内存的重要标志之一。
内存负责向CPU提供运算所需的原始数据，而目前CPU运行速度超过内存数据传输速度很多，因此很多情况下CPU都需要等待内存提供数据，这就是常说的“CPU等待时间”。
内存传输速度越慢，CPU等待时间就会越长，系统整体性能受到的影响就越大。因此，快速的内存是有效提升CPU效率和整机性能的关键之一。
在实际工作时，无论什么类型的内存，在数据被传输之前，传送方必须花费一定时间去等待传输请求的响应，通俗点说就是传输前传输双方必须要进行必要的通信，而这种就会造成传输的一定延迟时间。
CL设置一定程度上反映出了该内存在CPU接到读取内存数据的指令后，到正式开始读取数据所需的等待时间。不难看出同频率的内存，CL设置低的更具有速度优势。
上面只是给大家建立一个基本的CL概念，而实际上内存延迟的基本因素绝对不止这些。内存延迟时间有个专门的术语叫“Latency”。
要形象的了解延迟，我们不妨把内存当成一个存储着数据的数组，或者一个EXCEL表格，要确定每个数据的位置，每个数据都是以行和列编排序号来标示，在确定了行、列序号之后该数据就唯一了。内存工作时，在要读取或写入某数据，内存控制芯片会先把数据的列地址传送过去，这个RAS信号（Row Address Strobe，行地址信号）就被激活，而在转化到行数据前，需要经过几个执行周期，然后接下来CAS信号（Column Address Strobe，列地址信号）被激活。
在RAS信号和CAS信号之间的几个执行周期就是RAS-to-CAS延迟时间。在CAS信号被执行之后同样也需要几个执行周期。此执行周期在使用标准PC133的SDRAM大约是2到3个周期；而DDR RAM则是4到5个周期。在DDR中，真正的CAS延迟时间则是2到2。
5个执行周期。RAS-to-CAS的时间则视技术而定，大约是5到7个周期，这也是延迟的基本因素。
CL设置较低的内存具备更高的优势，这可以从总的延迟时间来表现。内存总的延迟时间有一个计算公式，总延迟时间=系统时钟周期×CL模式数+存取时间（tAC）。
首先来了解一下存取时间（tAC）的概念，tAC是Access Time from CLK的缩写，是指最大CAS延迟时的最大数输入时钟，是以纳秒为单位的，与内存时钟周期是完全不同的概念，虽然都是以纳秒为单位。存取时间（tAC）代表着读取、写入的时间，而时钟频率则代表内存的速度。
举个例子来计算一下总延迟时间，比如一条DDR333内存其存取时间为6ns，而其内存时钟周期为6ns（DDR内存时钟周期＝1X2/内存频率，DDR400内存频率为400，则可计算出其时钟周期为6ns）。我们在主板的BIOS中将其CL设置为2。
5，则总的延迟时间＝6ns X2。5＋6ns＝21ns，而如果CL设置为2，那么总的延迟时间＝6ns X2＋6ns＝18 ns，就减少了3ns的时间。
从总的延迟时间来看，CL值的大小起到了很关键的作用。所以对系统要求高和喜欢超频的用户通常喜欢购买CL值较低的内存。
目前各内存颗粒厂商除了从提高内存时钟频率来提高DDR的性能之外，已经考虑通过更进一步的降低CAS延迟时间来提高内存性能。
不过，并不是说CL值越低性能就越好，因为其它的因素会影响这个数据。例如，新一代处理器的高速缓存较有效率，这表示处理器比较少地直接从内存读取数据。
再者，列的数据会比较常被存取，所以RAS-to-CAS的发生几率也大，读取的时间也会增多。最后，有时会发生同时读取大量数据的情形，在这种情形下，相邻的内存数据会一次被读取出来，CAS延迟时间只会发生一次。
选择购买内存时，最好选择同样CL设置的内存，因为不同速度的内存混插在系统内，系统会以较慢的速度来运行，也就是当CL2。
5和CL2的内存同时插在主机内，系统会自动让两条内存都工作在CL2。5状态，造成资源浪费。
这个不用设置，用默认设置就行，即用spd默认的。
CL是CAS Latency的缩写，一般翻译成CAS潜伏时间，是在北桥(Intel)/CPU(AMD最近的CPU)读取内存数据时的一个参数，这个参数对于内存的性能有比较大的影响。 CAS是内存信号中的一个信号，读取内存的具体过程是这样的：有行(RAS#)列(CAS#)两条信号，类似于我们的方格纸的行和列，要读取内存数据时，RAS#信号拉低，内存地址线上的地址就是行地址，相当于我们确定了方格纸上的行，几个时钟周期后CAS#信号拉低，内存地址线上的地址就是列地址，相当于确定了方格纸上的列，这样就能确定读取方格纸上那个格的数据，再过几个时钟周期(CL)，开始读取内存相应地址的数据。
这样说来CL就是CAS#到开始读取内存数据的时钟数，对于同一种时钟速度的内存(比如都是DDR333)，大致CL越小，速度越快，但是对于不同时钟速度的内存(比如DDR333与DDR400)，没有可比性。 可惜不能贴图，不然能很直观的看出来。
数据输出（读） 在选定列地址后，就已经确定了具体的存储单元，剩下的事情就是数据通过数据I/O通道（DQ）输出到内存总线上了。但是在CAS发出之后，仍要经过一定的时间才能有数据输出，从CAS与读取命令发出到第一笔数据输出的这段时间，被定义为CL（CAS Latency，CAS潜伏期）。
由于CL只在读取时出现，所以CL又被称为读取潜伏期（RL，Read Latency）。CL的单位与tRCD一样，为时钟周期数，具体耗时由时钟频率决定。 不过，CAS并不是在经过CL周期之后才送达存储单元。实际上CAS与RAS一样是瞬间到达的，但CAS的响应时间要更快一些。
为什么呢？假设芯片位宽为n个bit，列数为c，那么一个行地址要选通n×c个存储体，而一个列地址只需选通n个存储体。但存储体中晶体管的反应时间仍会造成数据不可能与CAS在同一上升沿触发，肯定要延后至少一个时钟周期。 CL的数值不能超出芯片的设计规范，否则会导致内存的不稳定，甚至开不了机（超频的玩家应该有体会），而且它也不能在数据读取前临时更改。
CL周期在开机初始化过程中的MRS阶段进行设置，在BIOS中一般都允许用户对其调整，然后BIOS控制北桥芯片在开机时通过A4-A6地址线对MR中CL寄存器的信息进行更改 参考资料：Double Data Rate (DDR) SDRAM Specification。
答：是延时。 我的共享资料里有everest专业硬件测试软件简体中文版，网址是 你用这个测试下就知道了。详情>>
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答：就一道C编程题.详情>>
答：是的 谢谢详情>>
